Modelarea şi analiza proceselor concurente în sistemele proiectate în baza HDL

Abstract

Modelarea şi analiza proceselor concurente în sistemele proiectate în baza HDL este importantă pentru asigurarea funcţionalităţii corecte a acestor circuite. În lucrare sunt prezentate două exemple de sinteză a circuitelor logice în baza codului AHDL şi VHDL pentru care este posibilă trecerea în regim de hazard. În scopul excluderii condiţiilor de hazard în modelarea şi analiză funcţională sunt utilizate modele de reţele Petri Hardware.