Modelarea şi analiza proceselor concurente în sistemele proiectate în baza HDL

SUDACEVSCHI, Viorica; ABABII, Victor

DSpace Home
→
Facultatea Calculatoare, Informatică şi Microelectronică
→
Conferinţe
→
Articole ► Conferinţa tehnico-ştiinţifică a colaboratorilor, doctoranzilor şi studenţilor (2010-2017)
→
View Item

dc.contributor.author	SUDACEVSCHI, Viorica
dc.contributor.author	ABABII, Victor
dc.date.accessioned	2019-04-24T09:17:57Z
dc.date.available	2019-04-24T09:17:57Z
dc.date.issued	2015
dc.identifier.citation	SUDACEVSCHI, Viorica, ABABII, Victor. Modelarea şi analiza proceselor concurente în sistemele proiectate în baza HDL. In: Conferința Tehnico-Științifică a Colaboratorilor, Doctoranzilor și Studenților, Universitatea Tehnică a Moldovei, 20 – 21 octombrie, 2014. Chișinău, 2015, vol. 1, pp. 150-151. ISBN 978-9975-45-249-6. ISBN 978-9975-45-381-3 (Vol.1).	en_US
dc.identifier.isbn	978-9975-45-543-5
dc.identifier.uri	http://repository.utm.md/handle/5014/2312
dc.description.abstract	Modelarea şi analiza proceselor concurente în sistemele proiectate în baza HDL este importantă pentru asigurarea funcţionalităţii corecte a acestor circuite. În lucrare sunt prezentate două exemple de sinteză a circuitelor logice în baza codului AHDL şi VHDL pentru care este posibilă trecerea în regim de hazard. În scopul excluderii condiţiilor de hazard în modelarea şi analiză funcţională sunt utilizate modele de reţele Petri Hardware.	en_US
dc.language.iso	ro	en_US
dc.publisher	Tehnica UTM	en_US
dc.rights	Attribution-NonCommercial-NoDerivs 3.0 United States	*
dc.rights.uri	http://creativecommons.org/licenses/by-nc-nd/3.0/us/	*
dc.subject	AHDL	en_US
dc.subject	VHDL	en_US
dc.subject	modelarea şi analiza concurenţei	en_US
dc.subject	rețele Petri	en_US
dc.subject	rețele Petri Hardware	en_US
dc.title	Modelarea şi analiza proceselor concurente în sistemele proiectate în baza HDL	en_US
dc.type	Article	en_US